SN74FB1653 包含一个带有缓冲时钟的 8 位和一个 9 位收发器。时钟和收发器设计用于在 LVTTL 和 BTL 环境之间转换信号。该设备专为与 IEEE Std 1194.1-1991 (BTL) 兼容而设计。
A 端口在 LVTTL 信号电平下运行。当 A 端口输出使能 (OEA) 为高电平时,A 输出反映 B\ 端口数据的倒数。当 OEA 低或 V CC (5 V) 通常小于 2.5 V 时,A 输出处于高阻抗状态。
B\ 端口在 BTL 信号电平下运行。集电极开路 B\ 端口被指定为吸收 100 mA。为 B\ 输出提供了两个输出使能(OEB 和 OEB)\。当 OEB 为低电平、OEB\ 为高电平或 V CC (5 V) 通常小于 2.5 V 时,B 端口关闭。
时钟选择(2SEL1 和 2SEL2)输入用于配置 TTL-to-BTL 时钟路径和延迟(请参阅MUX-MODE DELAY表)。
当 V CC (5 V) 未连接时,BIAS V CC 会在 BTL 输出上建立一个介于 1.62 V 和 2.1 V 之间的电压。
BG V CC和BG GND 是偏置发生器的电源输入。
V REF是内部产生的电压源。建议使用 0.1µF 电容器对VREF 去耦。
在频率大于 50 MHz 时从 AI 到 A0 或在大于 100 MHz 的频率下从 AI 到 B\ 或 B\ 到 A0 操作此设备时,应使用增强的散热技术。
与 IEEE Std 1194.1-1991 (BTL) 兼容
LVTTL A 端口,背板收发器逻辑 (BTL) B\ 端口
集电极开路 B\-端口输出吸收 100 mA
B\-Port 偏置网络将连接器和 PC 迹线预置为 BTL 高电平电压
上电和断电期间的高阻抗状态
可选择的时钟延迟
TTL 输入结构结合有源钳位网络以帮助线路端接
BIAS V CC最大限度地减少现场插入/撤回期间的信号失真