特征
一个差分（LVPECL、LVDS、HCSL或CML）输入对分配给两个LVPECL输出对
将任何单端输入信号转换为3.3 V LVPECL电平，在输入端有电阻偏置
ω20 ps最大输出到输出偏斜
ω480 ps最大传播延迟
7.0.15PS最大加性RMS相位抖动在156.25 MHz（12 kHz至20 MHz偏移）
高达1.5GHz的操作
8针SOIC或8针TSSOP封装
2.5-V或3.3-V工作电压[1]
商业和工业运行温度范围
逻辑框图
CY2DP1502型
1： 2 LVPECL扇出缓冲区
功能描述
CY2DP1502是一种超低噪声、低偏斜、低传输延迟1:2的LVPECL扇形输出缓冲器，旨在满足高速时钟分布应用的要求。该器件具有全差分内部结构，优化后可在高达1.5ghz的工作频率下实现低附加抖动和低偏斜。
应用程序信息
CY2DP1502可以通过偏置互补输入时钟（INx）与单端CMOS输入一起使用。差分输入对的“真”输入引脚（INx）可由单端CMOS输入信号馈送。同一差分输入对的“互补”输入引脚（INx#）可以用Vref偏置。
图9显示了可用于向CY2DP1502提供单端CMOS输入的示意图。
基准电压Vref=VDD/2由偏置电阻器R1、R2和电容器C0产生。该偏置电路应尽可能靠近输入引脚。可能需要调整R1和R2的比率，以将Vref定位在输入电压摆动的中心。例如，如果输入时钟摆幅为2.5 V，VDD=3.3 V，则Vref应为1.25 V，
CS6681BM
CS6803AA
CS6803AAT
CS7222AA
CS7222AAT
CS7223AA
CS7224AA
CS7224AAT
CS7225AA
CS7225AAT
CS7240AA
CS7240AAT
CS7241AA
CS7259AA
CS7275AA
CS7275AAT
CS7277AA
CS7277AAT
CY3083-SC28
CY3250-60445QFN
CY3250-60445QFN-POD
CY3250-60455QFN
CY3250-64315QFN
CY3250-64315QFN-POD
CY3250-64345QFN
CY3250-64345QFN-POD
CY3250-64355QFN
CY3271-RFBOARD
CY3630M
CY3631
CY3655-01
CY3655-05
CY3655-06
CY3655-07
CY3655-10
CY3655-EXT
CY3655-PLG
CY3655-PODUSB
CY3655-PODWIR