C65SPACE采用专有的65nm，7个金属层CMOS工艺制造，旨在以1.2V±0.10V的内核电压使用.ST标准单元，存储器和PLL的设计和特性是相互兼容的。
C65空间
活性 用于太空应用的Rad Hard 65nm CMOS技术平台 欧空局 ESCC2269000
C65SPACE采用专有的65nm，7个金属层CMOS工艺制造，旨在以1.2V±0.10V的内核电压使用.ST标准单元，存储器和PLL的设计和特性是相互兼容的。
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主要特点处理
意法半导体C65SPACE（65nm CMOS）
3.3V IO栅极氧化物GO2（5nm）
1.2V核心栅极氧化物GO1（1.8nm），三重VT晶体管
铜金属镀层7，薄5厚2
用于薄金属层的低K金属间电介质
高密度SRAM
兼容倒装芯片和引线键合封装
在125°C Tj和Vdd max时高达LET = 60Mev / mg / cm2的无SEL测试
查看强化库
经测试总剂量达300 krads（Si）
可靠性
2kV in HBM（Class 2 / MIL-STD-883H）
150V毫米
250V CDM
老化20年的库单元模型
晶体管模型，包括老化变化
全面的标准逻辑库，带有PVT和老化角点模型
IO焊盘库提供3.3V +/- 0.30V，2.5V +/- 0.25V和1.8V +/- 0.15V的接口
高速IO Pad LVDS以2.5V +/- 0.25V的速度提供，最高650Mbps
具有单行/双行支持的冷备用IO
内存生成：单端口SRAM，ROM，双端口SRAM，BIST库，EDAC库
具有多相输出的1.2GHz宽范围PLL
6.25Gbit / s高速串行链路（HSSL）
设计流程
从RTL到基于门的前端套件
用于IO环生成的SiPKit
FFKit用于放置和路由
SignOffKit，在流片前进行最终验证
合作伙伴和经认证的设计公司均可使用ST定制设计流程（RTL到GDS）来调用商业解决方案（Synopsys，Cadence，Mentor…）：
对于客户拥有的工具（COT）流程，意法半导体提供了C65SPACE设计平台以及DRM和签核套件。