介绍

Lattice的高性能isp MACH 4000ZE系列提供了超低功耗CPLD解决方案。新家庭采用莱迪思行业领先的ispMACH 4000架构。ispMACH 4000ZE体系结构保留了上一代的最佳性能，专注于在灵活的CPLD家族中结合高性能和低功耗的重大创新。例如，该家族的新电源保护功能通过防止由于不必要的/O引脚活动而引起的内部逻辑切换来最小化动态功耗。

ispMACH 4000ZE结合了高速和低功率与易于设计所需的灵活性。凭借其健壮的全局路由池和输出路由池，该系列提供了出色的首次拟合度、时序可预测性、路由、引脚输出保留和密度迁移。ispMACH 4000ZE系列提供的宏单元密度范围从32到256。在Thin Quad Flat Pack (TQFP)、Chip Scale BGA (csBGA)和Ultra Chip Scale BGA (ucBGA)封装中有多种密度-/O组合，封装范围从32到144个pin /balls。用户可编程的内部振荡器和定时器包括在设备的任务，如LED控制，键盘扫描器和类似的管家型状态机。为了节省电能，可以选择禁用此功能ispMACH 4000ZE系列具有增强的系统集成能力。它支持1.8 V的供电电压和3.3 V 2.5 V、1.8 V、1.5 V接口电压。此外，当IO组配置为3.3 V操作时，输入端可安全驱动至5.5 V，使该家族能够达到5 V。ispMACH 4000ZE还提供增强的VO功能，如旋转速率控制，PCI兼容性，总线保持闩锁，上拉电阻，下拉电阻，开放漏极输出和热插接。上拉、下拉和总线控制功能在“每个针”的基础上是可控的。ispMACH 4000ZE家族成员通过IEEE标准1532接口在系统中可编程1.8 V。

IEEE标准1149.1边界扫描测试能力也允许在自动化测试设备上进行产品测试。1532接口信号TCK。TMS、TDI和TDO均参考Vcc(逻辑核)。概述ispMACH 4000ZE设备由多个36输入、16 macrocell通用逻辑块(glb)组成，由一个Global Routing Pool (GRP)连接。输出路由池(ORPs)将glb连接到包含多个VO单元的I/O块(IOBs)。

特性：

高性能最大工作频率传播延迟多达四个可编程时钟极性控制的全球时钟针

方便设计灵活的CPLD宏单元与单独的时钟。重置，预设和时钟使能控制多达四个全球OE控制单个本地OE控制每个I/O引脚优秀的首次适应和改装用于快速计数器、状态机和地址解码器的宽输入门控(36输入逻辑块)超低功耗待机电流低至典型10 μA1.8V铁芯:低动态功率可运行到1.6 V Voc为功率敏感消耗应用提供卓越的解决方案每个引脚上拉，下拉或总线管理员控制电源保护与多个启用信号.